AI 開始設計晶片了？從 RTL 生成到驗證除錯，EDA 這一行正在發生什麼

新竹，一場跑了十四個小時的模擬，最後只告訴你「還是錯的」

新竹一間 IC 設計公司的辦公室，晚上十一點多還亮著。一位驗證工程師盯著螢幕上剛跑完的回歸測試——十四個小時，幾千個測試項目，紅了七個。接下來要做的事，是從幾百萬行波形裡找出到底哪一拍的訊號不對，再回推是哪一段 RTL 寫壞了。

這件事沒有捷徑，也沒有加班費以外的獎勵。它就是台灣半導體業每天在發生、卻很少被寫進新聞的日常。

而這正是 AI 這兩年最認真在啃的一塊骨頭。不是「AI 自己設計一顆晶片」那種標題，而是把設計流程裡最耗人、最沒有創造性的環節一段一段接手：參數空間怎麼掃、測試覆蓋率怎麼補、這個 bug 的一百封郵件討論串到底在講什麼。

事件背景

AI 進 EDA（電子設計自動化）不是新聞，但這兩年的性質變了。

早期是最佳化。Google DeepMind 的 AlphaChip 是最具代表性的案例：用強化學習做晶片佈局規劃（floorplanning），一個一個放置電路元件，藉由圖神經網路學習元件之間的關係。DeepMind 官方說明它能「在數小時內產生超越人類或與人類相當的晶片佈局，而不是花上數週或數月」。這項研究 2020 年釋出預印本、2021 年登上《Nature》，2024 年 9 月 26 日發布 Nature 附錄、正式定名 AlphaChip 並釋出預訓練模型檢查點。

對台灣讀者來說，這裡有一句話特別值得注意：DeepMind 官方頁面明確寫出，AlphaChip 已用於 Google TPU v5e、v5p 與第六代 Trillium，以及 Axion 處理器；而聯發科（MediaTek）延伸了 AlphaChip，用於其先進晶片的開發。台灣的 IC 設計公司不是在旁邊看，是已經在名單上。

商業 EDA 這邊，新思科技（Synopsys）把 AI 產品線攤得最開：DSO.ai 做數位實作的設計空間最佳化、ASO.ai 做類比與混合訊號、VSO.ai 做驗證覆蓋率收斂、TSO.ai 做測試圖樣最佳化、3DSO.ai 整合進 3DIC Compiler 處理多晶片設計，另有 Design.da 與 Silicon.da 兩套資料分析平台，以及被定位為「24/7 Expert Copilot」的 Synopsys.ai Copilot。官網對整體效益的宣稱是「在矽生命週期中釋放最多 30% 的生產力提升」以及「將次世代晶片的開發與創新週期加速 5 倍」。這些是廠商自己的行銷數字，讀的時候請自帶折扣。

第三條線是大型語言模型直接進到工程師的日常。NVIDIA 在 2023 年 10 月 30 日發表的 ChipNeMo，把 LLaMA2 做領域適配（自訂 tokenizer、繼續預訓練、監督式微調、領域檢索），鎖定三個應用場景：工程助理聊天機器人、EDA 腳本生成，以及 bug 摘要與分析。論文指出這些領域適配技術「可讓模型尺寸縮小最多 5 倍，同時在多項設計任務上維持相當或更好的表現」，而最大的 ChipNeMo-70B 在工程助理與 EDA 腳本生成兩項用例上勝過 GPT-4。

生態層則有台積電的開放創新平台（OIP），把矽智財、EDA 工具、雲端資源、設計服務與先進封裝整合起來，降低設計門檻。要留意的是，OIP 官方頁面本身談的是基礎設施，並沒有把 AI 當成訴求——這也提醒我們，晶圓廠與 EDA 廠在這件事上的角色不同，不該混為一談。

本次重點

• 三種 AI 各做各的事：強化學習做佈局與參數最佳化、機器學習做覆蓋率與測試圖樣收斂、大型語言模型做腳本、文件與 bug 分析。它們解的是完全不同的問題，被同一個「AI 設計晶片」的標題含混帶過。
• 驗證與除錯才是真正的痛點：業界長年的共識是驗證吃掉晶片開發相當大比例的工時。VSO.ai 這類覆蓋率最佳化、以及 ChipNeMo 的 bug 摘要，切的都是這一塊。
• RTL 生成還在早期：LLM 寫 Verilog／SystemVerilog 的能力進步很快，但「能編譯」和「能通過驗證、能過時序、能量產」之間差得非常遠。目前務實的用法是產生測試平台、腳本、斷言與文件，而不是把設計主體交出去。
• 領域適配比模型大小重要：ChipNeMo 的結論很清楚——用對領域資料的小模型，可以打敗通用的大模型。這對算力預算有限的台灣中型 IC 設計公司是好消息。
• 資料是最大的護城河，也是最大的地雷：晶片設計資料涉及客戶 NDA 與製程機密，能不能上雲、能不能餵給外部模型，往往是法務先決定，不是技術先決定。

市場影響分析

台灣使用者

一般消費者不會直接接觸 EDA，但這件事跟你有兩層關係。

第一層是產品週期。如果晶片設計的迭代真的加快，手機、車用、AI 加速器的世代交替會更密集，這對消費者是好事，對錢包不見得。第二層是就業。台灣有大量家庭的收入直接或間接來自半導體，設計流程自動化程度提高，短期最先被壓縮的不是資深架構師，而是重複性高的初階驗證與腳本工作。這是必須誠實講的話。

企業應用

對台灣的 IC 設計公司，我認為現在最該做的判斷不是「要不要用 AI」，而是「先動哪一段」。

風險最低、回報最快的是文件與知識檢索：把設計規格書、過往 bug 紀錄、內部工具手冊做成企業內部的檢索問答，新人上手時間會明顯縮短，而且完全不碰生產流程。接下來才輪到腳本與測試平台生成。實作流程的最佳化擺到最後——那需要跟 EDA 供應商的授權、算力配置一起談，不是工程師自己裝個工具就能做。

至於資安，這題在台灣特別敏感。任何要把 RTL 或製程參數送出公司網段的方案，都應該先過法務與客戶合約這一關。地端部署或私有雲的成本，要一開始就算進 ROI，不要等 PoC 做完才發現不能上線。

開發者

如果你是硬體工程師，我的建議是把 LLM 當成「加速你已經會的事」，而不是替你學會不會的事。

現在最實際的三個用途：讀懂別人寫的舊程式碼與規格書、生成重複性高的測試與腳本、把冗長的討論串與 log 摘要成可行動的重點。這些用 ChatGPT 之類的通用模型就能開始，而在編輯器裡的體驗則可以看看 GitHub Copilot 或 Cursor——雖然它們主要服務軟體開發，但腳本、驗證環境與資料處理這些周邊工作，本來就跟軟體工程重疊。

真正該投資的能力有兩個：一是把領域知識整理成可檢索的資料（這比訓練模型有用得多），二是驗證輸出的紀律——AI 生成的斷言或測試，錯得比人還隱晦。想找現成的指令模板，可以先從站上的 提示詞庫 跟 任務庫 挑幾個來改。

未來發展趨勢

三年內我看三件事。

第一，agent 式的 EDA 流程會從展示走向試用。也就是模型不只回答問題，而是自己下工具指令、看報告、再決定下一步。工具鏈的介面正在為此重寫，但要進到量產流程，還得先解決可重現性與稽核紀錄。

第二，AI 加速晶片設計、晶片再加速 AI 的循環會更明顯。AlphaChip 用在 TPU、TPU 再拿去訓練下一代模型，這個回路已經成立，只是外界很少從這個角度看。

第三，也是台灣最該關注的：EDA 授權模式可能改變。當生產力提升被綁進工具訂閱，議價能力會往少數供應商集中。台灣有全球最密集的晶片設計人力，卻在 EDA 工具鏈上高度依賴外商——這是產業政策層級的題目，不是單一公司能解的。

TheAI學院 總結與評語

「AI 開始設計晶片了」這句話，目前只對了一半。AI 確實已經在做佈局最佳化、覆蓋率收斂與測試圖樣生成，而且有官方可查證的量產案例；但從規格到可量產晶片的完整鏈條上，人類工程師的判斷還牢牢卡在關鍵節點。

我反而覺得，對台灣最重要的不是誰的模型比較強，而是我們有沒有把三十年累積的設計知識，變成機器可以讀的資產。那些藏在資深工程師腦袋裡、藏在過期 wiki 裡、藏在離職交接文件裡的東西，才是台灣真正的競爭優勢。

台灣的半導體護城河從來不是工具，是知識；問題是那些知識現在還躺在人腦裡，沒有變成資料。

給台灣讀者的具體建議：如果你在 IC 設計或封測業，這一季就可以推動一件事——把公司內部的設計規格、bug 紀錄與工具手冊建成可檢索的知識庫，這不需要動生產流程，卻是所有後續 AI 應用的地基。如果你是學生或轉職者，別急著跳進「寫 RTL 的 AI」，先把驗證方法學、Python 自動化與資料整理練扎實，這三樣在未來五年只會更值錢。

資料來源

• Google DeepMind – How AlphaChip transformed computer chip design
• Synopsys – AI-Driven Chip Design
• NVIDIA Research – ChipNeMo: Domain-Adapted LLMs for Chip Design